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01390nam 2200265 450
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012023000730
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20230408134818.3
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@a978-7-121-45098-3@dCNY125.00
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@a20230408d2023 em y0chiy50 ea
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@aCN@b110000
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@aAMD FPGA设计优化宝典@AAMDFPGA she ji you hua bao dian@e面向Vivado/VHDL@f高亚军编著
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@a北京@c电子工业出版社@d2023.4
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@ax, 432页@c图@d26cm
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@aEDA精品智汇馆@AEDA jing pin zhi hui guan
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@a高亚军, FPGA技术分享者, 设计优化和时序收敛专家, Vivado工具使用专家, 数字信号处理专家, 现任Xilinx资深战略应用工程师, 多年来使用Xilix FPGA实现数字信号处理算法, 对Xilinx FPGA器件架构、开发工具Vivado/Vitis HLS/Model Composer及其设计理念有深厚的理论和实战经验。
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@a本书以Xilinx公司 (目前已被AMD公司收购) 的7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础, 介绍了与之匹配的RTL代码风格 (采用VHDL语言) 和基于Vivado的设计分析方法。全书共十章内容, 包括了时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法, 也包含扇出和布线拥塞的优化方法。
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@12001 @aEDA精品智汇馆
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@a可编程序逻辑器件@Ake bian cheng xu luo ji qi jian@x系统设计
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@aTP33@v5
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@a高亚军@Agao ya jun@4编著
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@aCN@bCDNYKJZYXY@c20230408
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@aCDNYKJZYXY@b300681491-2@dTP33@e176@f2
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| AMD FPGA设计优化宝典：面向Vivado/VHDL/高亚军编著.-北京：电子工业出版社，2023.4 |
| x, 432页：图；26cm.-(EDA精品智汇馆) |
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| ISBN 978-7-121-45098-3：CNY125.00 |
| 本书以Xilinx公司 (目前已被AMD公司收购) 的7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础, 介绍了与之匹配的RTL代码风格 (采用VHDL语言) 和基于Vivado的设计分析方法。全书共十章内容, 包括了时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法, 也包含扇出和布线拥塞的优化方法。 |
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正题名：AMD FPGA设计优化宝典
索取号：TP33/176
预约/预借
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登录号
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条形码
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馆藏地/架位号
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状态
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备注
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1
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681491
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300681491
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流通五库四楼/
[索取号:TP33/176]
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在馆
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2
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681492
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300681492
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流通五库四楼/
[索取号:TP33/176]
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在馆
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